著者：何廷波、半導体業界インサイト

ファーウェイは6年間の研究開発を経て、381種類のチップの量産を完了した。

ISCAS 2026において、ファーウェイの何廷波氏は「半導体における新たな道の探求と実践」と題した基調講演を行い、ムーアの法則が直面する物理的および経済的なジレンマを解決することを目的とした、半導体産業の発展を導く新たな原則であるT法則を紹介した。

発表内容の詳細は、「多層電子システムのための時間スケーリング理論」というタイトルで、SCIENCE CHINA Information Sciences誌に掲載される予定です。

まとめ

ムーアの法則による幾何級数的な縮小は、60年もの間、半導体産業の継続的な発展を牽引してきた。しかし、このパラダイムはもはや有効ではなくなっている。単にチップサイズを縮小することによる技術的メリットは減少し、最先端チップ1個の設計コストは10億ドルを超え、先進プロセスにおけるトランジスタ1個のコストは減少を止めている。本稿では、トランジスタ面積を技術進歩の主要指標とするのではなく、時間そのものを主要指標とする、新たな開発パラダイムとして時間スケーリング基準（τスケーリング）を提案する。この基準は、トランジスタのスイッチング動作からデータセンターのワークロードまで、12桁の範囲をカバーする、統一された特性時定数τを最適化目標として用いる。

この記事では、量産準備が整った2つの技術例を紹介します。モバイルシステムオンチップ（SoC）では、ロジックフォールディング技術により、デジタル、アナログ、メモリ回路が垂直に積み重ねられたアクティブ層に配置され、固定プロセスでトランジスタ密度が55%増加し、エネルギー効率が41%向上します。人工知能システムの分野では、メモリセマンティクス用の統一バスアーキテクチャ、カプセル化された短距離高速光電子相互接続インターフェース、および3Dスタッキングフォールディング技術を統合した協調設計システムにより、2035年までにハードウェア統合が100倍以上増加すると予想されています。方法論的な観点から、τスケーリングは、デナードスケーリングに次いで、コンピューティングアーキテクチャ全体に適用して統一された最適化目標を確立できる最初の技術原理です。

導入

1960年代半ば以降、半導体業界は一貫してナノメートル単位で技術革新を計測してきた。トランジスタのサイズが縮小し、動作周波数が上昇し、ロジックゲートあたりのコストが18ヶ月ごとに低下するというペースで開発が進められてきた。ムーアの法則は、客観的な業界法則であると同時に、コンピューティングシステム全体の発展を支える基礎的な共通認識でもある。

この共通認識はもはや当てはまらない。7nm以下のプロセス技術の登場により、幾何学的寸法の縮小だけでは、過去の技術的進歩を再現することはもはや不可能になった。フォトリソグラフィプロセスはパターニングの物理的限界に近づいており、極端紫外線（EUV）リソグラフィ装置の減価償却費はウェハ製造コストの大きな部分を占めている。単一トランジスタのコストは停滞、あるいは上昇に転じている。最高級のリソグラフィ装置を入手できない企業にとっては、開発上の制約がより早く顕在化し、業界への圧力はより深刻になる。

したがって、業界の中核となる開発方針は変化した。もはや、いかにして小型トランジスタを製造できるかを模索するのではなく、最適化の目標と開発目標を明確にすることが重要になっている。

過去6年間、ファーウェイの半導体チームは、モバイルSoC、AIアクセラレータ、システム相互接続アーキテクチャ、パッケージング技術に基づいたフルチップレベルの技術研究を実施してきました。この研究は、技術的ブレークスルーは全く新しいプロセスノードやトランジスタアーキテクチャに依存するのではなく、コア最適化の方向性を再構築することに依存するという結論に至りました。本稿では、今後10年間の電子システムの進化は幾何スケーリングを超え、時間スケーリングという新たな段階に入ると主張します。ピコ秒レベルのトランジスタスイッチング応答から秒単位のデータセンタータスク処理まで、コンピューティングアーキテクチャのすべてのレベルで、特性時定数τを中心とした体系的な短縮が実現されるでしょう。

本稿では、2020年5月から2026年5月までに量産・展開された381個のチップの研究開発経験に基づき、τスケーリング技術システムを科学的方法論と産業ロードマップという2つの側面から解説する。

I. 幾何学的スケーリングの時代が終わる

半導体産業の中核的な課題は、長年にわたりトランジスタのサイズを継続的に縮小することであった。1965年、ゴードン・ムーアはトランジスタ密度が約2年ごとに倍増すると予測した。その10年後、ロバート・デナードはスケーリング理論を提唱し、安定した電界強度を維持しながら電圧とサイズを比例的に縮小できることを証明した。

過去50年間、幾何スケーリングとデナードスケーリングの組み合わせにより、単位消費電力および単位コストあたりのチップ性能が飛躍的に向上した。

この開発パラダイムは2つの段階で崩壊しました。 2005年頃：まずデナールスケーリングが失敗し、電圧がフィーチャサイズに比例して低下しなくなり、チップのダークシリコン時代が始まりました。7nmノード以降：FinFETとゲートオールアラウンド（GAA）アーキテクチャに依存していた幾何学的スケーリングのメリットは完全にピークに達しました。その主な理由は業界のコンセンサスとなっています。速度飽和効果により、固有遅延がチャネル長との2次相関から線形相関に変化しました。ローカル相互接続の寄生抵抗と寄生容量が標準セルの遅延予算を徐々に支配するようになりました。マスクコスト、EUVの減価償却、設計ルールの複雑さが急上昇し、2nmノードの単一のトップティアチップの設計予算が10億ドルを超えました。

経済的な側面も同様に避けられない。先端プロセスにおける単一トランジスタのコストは停滞し、最上位ノードのコストはむしろ上昇している。50年間にわたりトランジスタ数の増加と世代あたりのコスト削減を支えてきた業界の論理は、完全に崩壊した。

ファーウェイ半導体にとって、高度なリソグラフィ装置の限界と、幾何学的プロセスが限界に達したという事実が相まって、業界全体がいずれ直面する根本的な問題に立ち向かわざるを得なくなっています。それは、プロセスノードへの依存から脱却し、技術進化の根底にある論理を再構築することです。

第二に、開発の中核は空間から時間へと移行し、ムーアの法則の本質へと回帰した。

実際のユーザー体験という観点から見ると、ムーアの法則の本質はサイズにあるわけではない。トランジスタが小型化するにつれてスイッチング応答速度が向上し、相互接続がよりコンパクトになり、信号伝送距離が短縮され、集積度が高まるにつれてデータ相互作用の境界が狭まる。

チップの各世代の改良における本質は、動作時間を継続的に短縮することにある。デバイスレベルでは、時間範囲はピコ秒からナノ秒へ、チップレベルではナノ秒からマイクロ秒へ、そしてシステムレベルではマイクロ秒から秒へと短縮される。空間サイズを縮小することは、動作時間を短縮するための手段に過ぎない。

この基本理念に基づき、業界の最適化手法は完全に変革を遂げ、時間を主要な指標として確立しました。トランジスタ、回路、チップ、システムといった各レベルで特性時定数τを定義し、τの低減を統一的な最適化目標としています。幾何学的スケーリングは、時間損失を低減するための手段の一つに過ぎません。

本論文では、この基準をτ時間スケーリングと定義し、ムーアの幾何スケーリングに続く新たな基礎理論として、半導体産業の進化を牽引するものとする。特性時定数は、階層的な関数関係を満たす。

各レベルの時定数は、下位レベルの基本的な時間消費量と、現在のレベルのアーキテクチャおよび通信相互作用による損失によって構成されます。τの時間範囲はピコ秒から秒まで、空間範囲はナノメートルからキロメートルまでです。各レベルでτを削減するための技術的アプローチは、それぞれ異なる焦点を当てています。

トランジスタレベル：キャリア移動度、ストレスプロセス、高誘電率金属ゲート、ゲートオールアラウンドアーキテクチャを改善することで、固有のスイッチング遅延を最適化すると同時に、局所的な相互接続の寄生抵抗と容量パラメータを低減します。
回路階層：信号伝送のインピーダンス・容量遅延を最適化し、低抵抗ワイヤと低誘電率材料を使用し、垂直統合によって配線長を短縮する。
チップレベル：アーキテクチャ設計、パイプライン構成、メモリ階層、オンチップ相互接続ネットワークの最適化により、演算およびメモリアクセスのレイテンシを低減する。
システムレベル：エンドツーエンドのデータ伝送および同期時間を短縮し、相互接続トポロジー、通信プロトコル、ネットワークアーキテクチャを最適化する。

これにより、チップの世代交代パターンは次のようになります。次世代の時定数は、現在の時定数をスケーリング係数で割った値になります。スケーリング係数は、用途によって異なります。電力制約のあるモバイルデバイスでは年間約1.3倍、高信頼性の自動運転システムでは約1.5倍、そしてコンピューティング能力が経済的利益を直接左右するAIビジネスでは最大10倍となります。

τメトリックは、コンピューティングアーキテクチャ全体を調整できます。周波数、レイテンシ、帯域幅、スループットなどのパフォーマンスパラメータは、基本的に対応するレベルのτメトリックによって決定されます。プロセス開発、回路設計、システムアーキテクチャの担当者は、統一されたメトリックに基づいて協調的に最適化できるため、各レベルでの独立した最適化と、事後的なタイミング損失の計算という開発モデルは不要になります。

III. 論理フォールディング：モバイルSoC技術の実証的証拠

τスケーリング技術は、モバイル環境で初めて大規模に展開およびテストされました。スマートフォンSoCは、単一のチップでデバイスシステム全体を構成するという点で独特です。これらのデバイスは、複数のスロットで並列処理を実行できず、リンク遅延を相殺するための数千のノードを持つ相互接続アーキテクチャも備えていません。すべてのパフォーマンス出力は単一のダイで実現され、消費電力はわずか数ワットですが、デバイスのフォームファクタによって課される放熱制限にも制約されます。

2020年以降、高度な製造プロセスへのアクセスは制限され、業界は根本的な問題に直面した。それは、プロセス技術の反復がもはや行われなくなった状況で、単一チップの世代的な性能向上をいかに継続的に実現するか、という問題である。

こうして論理折り畳み技術が開発された。

定義：ロジックフォールディングとは、時間スケーリングの原理に従い、デジタル回路、アナログ回路、メモリ回路を垂直に積み重ねられた複数のアクティブチップ層に分割することで、チップの性能、消費電力、面積を最適化する設計手法です。

デジタル回路は、組み合わせ論理回路と順序論理回路の2種類に分類されます。組み合わせ論理回路はレジスタ間のブール演算回路を指し、順序論理回路は状態を保持するフリップフロップで構成されます。デジタルシステムの性能の上限は、隣接するフリップフロップ間のクリティカルパス遅延によって決まり、この遅延は主に回路の寄生RCパラメータとパス内のゲート回路の数によって影響を受けます。従来の設計では、ゲート回路は同一平面上に配置され、配線は上層の金属層に依存して行われます。配線長が長くなるほど寄生RC損失が大きくなり、クリティカルパスの動作速度が低下します。

ロジックフォールディングは、平面設計の考え方から脱却し、重要な経路となるゲート回路を2つ以上の垂直に積み重ねられたアクティブチップ層に分割・配置し、超微細ピッチのハイブリッドボンディング技術によって層間接続を実現する。

回路設計の観点から見ると、多層チップは、コンポーネントが複数の層に分散配置された、統一された完全なアーキテクチャと見なすことができ、これは実質的に新しい金属配線層を追加することに相当します。信号配線の長さが大幅に短縮され、寄生抵抗と寄生容量損失が大幅に低減され、クロックスキューが最適化され、同じ製造プロセスでより高いクロック周波数を実現できます。

ロジックフォールディングの性能上の利点を最大限に活用するには、ハイブリッドボンディングピッチとトップメタルピッチの比率を低く抑える必要があり、実際には理想的には3未満にする必要があります。比率が低いほど、一般的に全体的な性能が向上します。現在、トップメタルピッチは約720ナノメートルであり、これは2マイクロメートル以内に制御する必要のあるハイブリッドボンディングピッチに相当します。理想的には、この比率を1に近づけることで、ボンディング界面での配線冗長損失を完全に排除できます。

0.5マイクロメートル未満の重ね合わせ精度、1.5マイクロメートル未満の開口部および分離領域、6マイクロメートル未満のシリコン貫通ビアの仕様といった要件を満たしつつ、インテリジェントな冗長技術を活用することでほぼ完全な歩留まりを実現するという生産要件も同時に満たすという成果は、長年にわたる業界全体のプロセス研究開発によって達成されたものです。

2026年版Kirinチップは、実環境テストにおいていくつかの重要な成果を達成した。

トランジスタ密度は、1世代で1平方ミリメートルあたり155 MTr/mm²（百万個のトランジスタ）から238 MTr/mm²へと段階的に増加しました（トランジスタ密度を計算する式は次のとおりです）。

Kirin SoCの設計における面積利用率は68%であり、これは従来、3年間の幾何学的小型化を経てようやく達成できた改善である。

このSoCのコアエネルギー効率は41%向上し、最大クロック速度は13%近く向上している。
2層にわたる高速オンチップネットワークデータパスを構築することで、パス面積を55%削減し、同時に電源安定性を向上させる。
ポストシリコン段階のクロックスキュー最適化手法は、チップ全体の性能向上に5%以上貢献している。
スタティックランダムアクセスメモリのクリティカルパスが短縮され、ビットあたりのエネルギー消費量が削減され、動作周波数が40%以上向上し、ストレージの読み書き速度、エネルギー消費量、面積などの指標が総合的に最適化されます。
主流のコンピューティングコアは2層構造の折り畳みアーキテクチャを採用しており、クロックバッファの数を50%以上削減し、クロックスキューを25%低減し、配線長を約30%短縮している。

前述の性能向上はすべて、既存のプロセスノード内で達成され、新たなリソグラフィプロセスを採用することなく、論理回路のレイアウトを三次元空間で再構築することによって実現された。

2026年型Kirinチップに搭載されたロジックフォールディング技術は、保守的な実装アプローチを採用した。ハイブリッドボンディングのピッチは1.5マイクロメートル、TSV（スルーシリコンビア）コンタクトは最上層の金属層から1層下に移動させただけであり、フォールディング技術はコアのクリティカルパスにのみ適用され、チップ全体には実装されなかった。それでもなお、CPUコア周波数は今年3.1GHzまで回復した。

今後10年間で、ロジックフォールディングは、局所的なクリティカルパスフォールディングから、グローバルな多層フォールディングへと徐々に進化し、単一のパッケージで3層、4層、あるいはそれ以上のアクティブチップ層を積層できるようになるでしょう。低温ハイブリッドボンディング技術は、多層の放熱制限を緩和することができ、シリコン貫通ビア（TSV）コンタクトを6層目の金属層まで移動させることで、上層配線リソースの30%以上を解放することが可能になります。

2026年から2035年の間に、トランジスタ密度は1平方ミリメートルあたり4億個を超える見込みです。ロジックフォールディング技術は、KirinチップのCPUコアクロック速度を大幅に向上させ、徐々に4ギガヘルツ以上の周波数へと移行していくでしょう。この技術アプローチは実現可能であり、商業化コストの面でも経済的なメリットがあります。

Kirinチップの性能コア周波数反復トレンド

論理折りたたみコアパラメータ

ハイブリッド接合ピッチ：2マイクロメートル未満、量産バージョン1.5マイクロメートル、目標ピッチ比1:1
重ね合わせ精度：0.5マイクロメートル未満
シリコン貫通ビア（TSV）の仕様：重要寸法、絶縁面積は1.5マイクロメートル未満、間隔は6マイクロメートル未満。
歩留まり：インテリジェントな冗長設計により、ほぼ完全な歩留まりを実現。
トランジスタ密度：世代ごとに55％増加
性能とエネルギー効率、およびクロック速度は、それぞれ41%と13%向上しました。
静的ストレージのクロック速度：40%以上向上
コアユニットの損失指標：クロックバッファが半減、スキューが25%減少、配線が30%短縮。

IV. ピコ秒からマイクロ秒への最適化：AIデータセンターにおけるTスケーリングアプリケーション

モバイルデバイスにおける低消費電力シナリオでの技術の実現可能性を検証した後、この原理は超高消費電力のAIトレーニングおよび推論シナリオにも適用できます。数万個のチップが連携して動作するAIクラスタは、過去10年間で全体の演算能力が6桁向上しました。バリューチェーン全体にτスケーリングアプローチを適用することで、この技術を成功裏に導入できます。

人工知能システムの開発は、主に2つの特徴によって特徴づけられます。1つはチップクラスタ規模の継続的な拡大、もう1つはシステムのエネルギー消費とコストの大部分が計算ではなくデータ伝送に費やされているという事実です。大規模なコンピューティングクラスタは、エネルギーの80%以上をデータインタラクションに消費し、コストの70%以上をストレージデバイスに投資しています。したがって、チップ、ラック、パッケージ内のデータ伝送時間を短縮することは、計算時間の最適化と同様に重要です。

AIシナリオの時間スケーリングは、統合バス、Hi-ONEカプセル化近距離光インターコネクトエンジン、および3Dフォールディングカプセル化トポロジー再構築という3つの協調アーキテクチャに依存しています。

4.1 統合バス：時間最適化を核としたシステム相互接続アーキテクチャ。

従来のマルチチップアクセラレーションシステムは、ホスト、シャーシ、ラック間で異なる通信プロトコルを使用する複雑な階層型プロトコルを採用しています。プロトコル変換、データキャッシュ、対話型検証といった処理によって、レイテンシが継続的に増加し、安定性が低下し、コストが上昇します。

統合バスアーキテクチャは、多層プロトコルシステムを廃止し、ストレージアクセスロジックにネイティブに対応するグローバルなピアツーピア相互接続プロトコルを採用しています。データ伝送にはプロトコル変換は不要で、ハードウェアによるデータ一貫性の維持に依存し、従来のソフトウェアによるメッセージング方式に取って代わります。実環境でのテストでは、リモートアクセス遅延が数十マイクロ秒から100ナノ秒に短縮され、コア通信リンクのタイムロスが約500分の1に削減されたことが示されており、大規模なラッククラスタの統合的な協調運用が可能になります。

4.2 高密度光電子相互接続エンジン：パッケージレベル高速光相互接続

通信遅延を最適化した後、新たなボトルネックが出現します。単一ラック内のチップ密度の増加により、消費電力密度と信頼性が物理的な限界に達し、従来の電気相互接続SerDesの帯域幅も上限に近づいています。単一AIチップの速度が400Gb/sであれば、銅線相互接続は信頼性が高く使用可能ですが、速度がTb/sレベルに上がると、銅線ソリューションは完全に実現不可能になります。SerDesの伝送距離が急激に短くなり、ケーブルがかさばり、ラックへの設置が著しく困難になり、放熱と電源供給の余裕がなくなります。

ファーウェイ・セミコンダクターは、高密度光インターコネクトノードエンジン「Hi-ONE」を提案しました。Hi-ONEは、最大8Tb/sの単一パス帯域幅を持つ近距離光インターコネクトモジュールをカプセル化し、AIチップ向け統合バスの帯域幅に正確にマッチします。技術的な利点としては、SerDes伝送距離が約100cmから5cmに短縮され、かさばる銅ケーブルが不要になります。また、ラック間伝送距離が1メートル未満から100メートルに延長され、ギガワット規模のハイパースケールデータセンターにおける高密度相互接続のための物理的に実現可能なソリューションを提供します。

Hi-ONEの設計思想は、τスケーリングの概念と深く合致しています。高忠実度を実現するために専用のデジタル信号プロセッサ（DSP）を廃止し、アナログ等化エンハンスメントドライバとトランスインピーダンスアンプによる線形アーキテクチャを採用しています。また、耐障害性メカニズムに対応した統一バスプロトコルを採用することで、ビット誤り率の許容範囲を緩和しています。物理層とプロトコル層間のクロスレイヤートレードオフを通じて、消費電力、コスト、および統合の複雑さを削減しており、τ理論に基づくクロスレイヤー協調最適化の典型的な実践例となっています。

4.3 N²とNの建築上のジレンマ：三次元折り畳みの必然性

AIアクセラレータは、2.5Dファンアウトパッケージングで止まることはできない。その根本的な理由は、幾何学的トポロジー上の制約であり、それが2030年以降の技術ロードマップを直接的に決定づけるからである。

従来の2.5D AIチップアーキテクチャ：ロジックダイが中央に配置され、HBMメモリスタックとSerDes相互接続インターフェースが端に配置され、電圧レギュレータモジュールが周辺部に統合されています。すべてのストレージ信号、相互接続信号、および電源電流は、内部演算ユニットに到達するためにダイの端を通過する必要があります。

裸のウェーハの一辺の長さをNとする。

計算能力はチップ面積に正比例し、そのスケールはN²である。
メモリ帯域幅、相互接続帯域幅、および電源供給能力はエッジファンアウトに依存し、その規模はわずかNです。

演算能力の向上と、線形的に増加する帯域幅／電源容量との間のギャップは拡大し続けており、ファンアウトのジレンマを生み出している。ロジック技術の継続的な改良をもってしても、トポロジーアーキテクチャの本質的な欠点を補うことは不可能であり、トランジスタレベルの最適化ではアーキテクチャレベルでの物理的な制約を解決することはできない。

3D Foldingはこの行き詰まりを打破します。従来チップの端に限定されていた電源（裏面電源＋統合型電圧レギュレータ）、高速メモリ（ハイブリッドボンディング積層統合）、光インターコネクトI/O（Hi-ONE近距離統合）を、チップの垂直面上のリソースに移行します。リソースのレイアウトは、端周辺から全領域にわたる3次元分布へとアップグレードされ、帯域幅、光インターコネクト、電源供給能力が同時にN²成長へとアップグレードされ、コンピューティング能力の成長率にマッチします。パッケージング形態も完全に再構築され、ロジックダイ＋エッジ周辺機器の平面構造から、ロジック、インターコネクト、メモリ、電源が相乗的に拡張される垂直統合スタックへとアップグレードされます。

 AI技術ロードマップのタイムライン

2030年以前：Ascend SuperPoDは、チップ、2.5Dファンアウト、マイクロバンプ/標準ピッチハイブリッドボンディング3次元スタッキングの成熟した技術反復に依存しており、代表的な製品は2025年のAscend 910C、2026年のAscend 950、そしてその後のAscend 990です。
2030年頃：Ascend 990は、AIアクセラレータにロジックフォールディングを導入する最初の製品となるでしょう。
2030～2035年：3D折り畳みが技術反復の中核的な担い手となり、ハードウェア統合は100倍以上に増加すると予想される。τ最適化はスタックのすべての層に完全に分散され、デバイスプロセスレベルに限定されないようになる。

付録：AIシステムレベルのスケーリングにおけるコアメトリクス

統合バスのリモートアクセス遅延：数十マイクロ秒 → 100ナノ秒、τは約500分の1に短縮。
Hi-ONEのシングルモジュール帯域幅：8Tb/s。これは、単一チップの統合バス帯域幅に相当します。
Hi-ONE伝送距離：基板内SerDes 100cm → 5cm、ラック間 1m → 100m
ジレンマを解消する：コンピューティング能力はN²倍に増加するが、エッジ帯域幅/I/O/電源はNに比例してしか増加しない。
3D折り畳みの利点：帯域幅、光インターコネクト、電源がエッジから3D表面へ移行し、N²同期スケーリングが回復する。
2026年～2035年の展望：ハードウェア統合は100倍以上に増加する見込み

V. ロジックとストレージ：分離からディープインテグレーションへ

τスケーリング基準は、ロジックチップおよびメモリチップ業界の状況にも変化をもたらしました。初期の頃、業界は標準化されたバスを使用し、プロセッサとメモリを意図的に区別し、両業界は独立して発展していました。

人工知能の時代は、従来の分離モデルを崩壊させつつあり、コンピューティング能力の爆発的な向上は、ストレージ帯域幅、レイテンシ、パッケージング技術の限界を絶えず押し広げています。高帯域幅メモリ、ハイブリッドボンディング、3次元積層ストレージ技術は、データ伝送が計算と同様に重要であることを示しており、ロジックチップとストレージチップは物理的に統合されつつあります。業界の力は、徐々にストレージおよびパッケージング企業へとシフトしています。

技術の融合は避けられない流れだが、業界における利益の分配は依然として不透明である。ハードウェア分野における将来の勝者は、ロジック技術とストレージ技術の高度な統合を実現し、長期的な相互利益に基づく協力体制を構築するだろう。τスケーリングは階層的な分離によって生じる損失を直接的に反映しており、業界は構造的な統合問題を早急に解決する必要がある。

VI．既存の技術的課題

τスケーリングシステムはまだ改良段階にあり、克服すべき重要な課題が数多く存在します。同時に、業界全体からの技術協力も求めています。

EDAツールチェーンと設計手法：既存のEDAツールは平面設計の時代向けに開発されており、面積、タイミング、消費電力の最適化は独立して行われ、システムτは受動的な結果でした。本格的なロジックフォールディングでは、ツールチェーンが多層積層ダイを単一の連続した設計単位として扱い、単位レベルの層間分割、グローバルに統一されたコスト関数の配置と配線、層間タイミングの収束をサポートする必要があります。また、垂直相互接続の寄生パラメータ、禁止領域占有、ウェハ間のプロセス偏差など、従来の2次元ツールでは対応できないシナリオも考慮する必要があります。ファーウェイは予備的なツールチェーンを開発しており、手法の詳細は後日公開予定です。τネイティブ、マルチフィジックス、3次元アーキテクチャ向けのオープンソースEDAツールチェーンは、今後10年間で最も重要な基盤投資となります。

ウェハ間プロセスばらつき：ロジックフォールディングは、異なるバッチ、あるいは異なるプロセスノードのウェハを接合・積層することで実現できます。ウェハ間のしきい値電圧、駆動電流、相互接続RCパラメータのばらつきは、単一ウェハ内のばらつきよりもはるかに大きく、クロック分配とタイミングマージンの維持に大きな影響を与えます。インテリジェントな冗長性、適応型補償、およびτを考慮した承認プロセスに基づいた包括的なソリューションを確立する必要があります。

垂直相互接続損失：ハイブリッドボンディングとスルーシリコンビア（TSV）は、本質的に寄生抵抗と寄生容量損失を持ち、TSV禁止領域は標準セルレイアウト領域を占有します。ロジックフォールディングの実装は、τ<sub>gain</sub>（実効チップ面積＋配線長短縮）＞τ<sub>loss</sub>（垂直相互接続RC寄生）というコア基準を満たす必要があります。現在のクリティカルパスとストレージシナリオでは、すでにこのゲイン閾値を超えています。閾値境界は、ボンディング間隔が狭くなるにつれて継続的に最適化され、異なる業務負荷に対する差別化された判断基準に適応します。

エネルギー制約： τは時間ベースの基準であり、エネルギーベースの基準ではありません。アーキテクチャの10倍の高速化とそれに伴う消費電力の10倍の増加は、τスケーリングの原則に違反しませんが、電力網の供給能力を超えてしまいます。したがって、τスケーリングにはエネルギー最適化システムが伴う必要があります。具体的には、ストレージセマンティックバスによるプロトコルスタックのオーバーヘッドの排除、カプセル化された近距離光インターコネクト、バックサイド電源、インメモリ/ニアメモリコンピューティング、データセンターレベルの動的周波数および電圧調整（DVFS）によるシングルビットのエネルギー消費量の数桁の削減、τタイミングマージンを利用した電力利得の逆トレードオフによるレイテンシとエネルギー消費量の双方向バランスの実現などが挙げられます。

ベンチマークシステム：既存の業界パフォーマンスベンチマーク（Linpack、MLPerf、SPEC）は単一指標評価用に設計されており、τスケーリングによるフルスタック最適化のニーズを満たすことができません。システムの各レベルにおける主要なレイテンシと最適化マージンを定量化し、次の段階におけるコア投資レベルを正確に特定するために、τプロファイルベンチマークシステムを構築することが喫緊の課題となっています。

VII．6年間の研究開発蓄積、そして今後10年間の発展を見据えて

2020年5月から2026年5月にかけて、ファーウェイ半導体はモバイル、AI、自動車、産業、インフラストラクチャ分野向けに381個のチップの量産を完了しました。製品マトリックス全体はτ時間スケーリング理論の妥当性を検証しています。デバイス回路レベルでは、トランジスタ密度は2031年までに1平方ミリメートルあたり4億個を超えると予想されます。チップレベルでは、固定プロセス技術の下で、クロック速度、エネルギー効率、および統合はロジックフォールディングによって継続的に改善されます。システムレベルでは、通信遅延はマイクロ秒からナノ秒に短縮され、大規模コンピューティングクラスタは統合されたコラボレーションを実現します。業界の見通しとしては、チップのクロック速度は2029年までに4ギガヘルツに達し、モバイルチップのエネルギー効率は3～5年以内に2倍になり、人工知能ハードウェアの統合は2035年までに100倍になります。

製品の反復開発と比較すると、τスケーリングによってもたらされた方法論的革新は、はるかに大きな意義を持つ。これは、デナールの法則以来、コンピューティングアーキテクチャ全体を最適化するための初の統一標準であり、プロセス、回路、アーキテクチャ、ソフトウェアの各チームが同じ指標に基づいて協調的にアップグレードすることを可能にする。同時に、業界競争の論理も変化しており、最先端のリソグラフィプロセスを追求するだけではもはや十分ではなく、パッケージング、メモリ帯域幅、相互接続アーキテクチャが中核的な競争優位性となっている。

ムーアの法則の縮小を技術進歩と同一視する、長らく業界に根付いてきた認識は、大きな転換期を迎えている。幾何級数的スケーリングの時代は終わり、多層アーキテクチャにおける時間最適化による性能飛躍が新たな方向性となっている。今後6年から10年の間に、τスケーリングを開発の中核目標とする企業やエコシステムが、次世代コンピューティング業界の勢力図を席巻するだろう。

産業発展の道のりは困難に満ちていますが、進化の方向性は明確かつ確固たるものです。様々な技術的課題は、一企業だけでは克服できません。設計ツール、業界標準、デバイス物理、ビジネスモデルなど、すべてにおいて業界全体の協力が不可欠です。本稿は、技術的な実践例をまとめるとともに、業界関係者の皆様に共に探求し、前進していくための真摯な呼びかけです。

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