6年研發，華為完成381款晶片量產落地。

在ISCAS 2026，華為何庭波發表題為「半導體新路徑探索與實踐」的主題演講，發表了指導半導體產業發展的新原則——韜(τ)定律，旨在破解摩爾定律面臨的物理和經濟困局。

演講報告詳細內容將以「A Time Scaling Theory for Multi-Layer Electronic Systems」為題發表在SCIENCE CHINA Information Sciences上。

摘要

六十年來，摩爾定律的幾何尺寸縮減推動半導體產業不斷發展。如今這套產業發展典範已然失效：單純縮小晶片尺寸帶來的技術紅利日漸枯竭，單顆尖端晶片的設計成本突破十億美元，先進製程下單一電晶體的成本也不再下降。本文提出時間縮放準則（τ縮放）作為全新發展範式，不再以晶體管面積作為技術進步的核心衡量標準，轉而將時間本身定為核心指標。此準則以統一特徵時間常數τ為最佳化目標，涵蓋從電晶體開關動作到資料中心業務負載，跨度達12個數量級。

文中展示兩項量產級技術實證案例：在行動端系統級晶片上，邏輯摺疊技術將數位電路、類比電路與儲存電路分層排佈於垂直堆疊的主動層，固定製程下電晶體密度階段性提升55%，能源效率提升41%。在人工智慧系統領域，融合儲存語意統一匯流排架構、封裝近距高速光電互聯介面與立體堆疊折疊技術的協同設計體系，預計2035年可實現硬體整合度超過百倍成長。從技術方法論層面而言，τ縮放是繼登納德縮放定律之後，首個能夠貫穿整個運算架構、建立統一最佳化目標的技術準則。

引言

自1960年代中期起，半導體產業始終以奈米尺寸衡量技術迭代水準。業界曾維持每18個月電晶體尺寸縮小、運行頻率提升、單邏輯閘成本下降的發展節奏。摩爾定律既是客觀產業規律，也建構起支撐整套計算體系發展的產業共識。

現如今這一共識已不復存在。邁入7奈米及以下製程後，幾何尺寸縮減無法再復刻過往的技術效益。光刻製程逼近圖形製備物理極限，極紫外光刻設備折舊成本佔據晶圓製造成本大頭，單晶體管成本成長停滯甚至出現反彈。對於無法取得頂尖光刻設備的企業，發展受限問題顯現更早，產業承壓也更為嚴峻。

產業核心發展命題由此轉變，不再是探究電晶體還能做多小，而是明確優化對象與發展目標。

過去六年，華為半導體團隊基於手機SoC、人工智慧加速器、系統互聯架構及封裝技術，進行全晶片級技術研究。研究結論：技術突破並非依賴全新製程節點或電晶體架構，而是要重構核心最佳化方向。本文認為，未來十年電子系統的演進，將告別幾何尺寸縮放模式，邁入時間縮放新階段。從皮秒級電晶體開關響應，到秒級資料中心任務處理，計算體系各層級均圍繞特徵時間常數τ實現系統性縮減。

本文結合2020年5月至2026年5月量產落地的381款晶片研發經驗，從科學方法與產業路線兩大維度，闡釋τ縮放技術體系。

一、幾何尺寸縮放時代落幕

半導體產業長期以來的核心任務，就是持續縮小電晶體體積。 1965年戈登・摩爾提出電晶體密度約每兩年翻倍的論斷，十年後羅伯特・登納德提出縮放理論，證實電壓與尺寸等比例縮減可維持穩定電場強度。

近五十年間，幾何縮放結合登納德縮放，讓晶片單位功耗性能、單位成本性能實現指數級提升。

這個發展範式分兩個階段走向崩塌： 2005年前後：登納德縮放率先失效，電壓不再隨特徵尺寸等比例下降，晶片暗矽時代開啟； 7奈米節點之後：依靠鰭式場效電晶體（FinFET）、環繞閘極（GAA）架構延續的幾何縮放紅利徹底見底見。核心成因已形成產業共識：速度飽和效應使本徵延遲與通道長度從二次相關變為線性相關；局部互連線寄生電阻、電容逐漸主導標準單元延遲預算；掩模成本、EUV折舊、設計規則複雜度飆升，2奈米節點單顆頂尖晶片設計預算突破10億美元。

經濟層面同樣無可迴避：先進製程單晶體管成本停滯、頂尖節點成本甚至上漲；維持五十年的每代電晶體更多、成本更低的產業邏輯徹底瓦解。

對華為半導體而言，先進光刻設備受限疊加幾何路線見頂，倒逼我們直面全產業終將面臨的根本問題：必須跳出製程節點依賴，重建底層技術演進邏輯。

二、發展核心從空間轉向時間，回歸摩爾定律本質

從使用者實際體驗來看，摩爾定律的核心從來不在於尺寸大小。電晶體體積變小，開關響應速度隨之加快；互聯線路排布更緊湊，訊號傳輸距離縮短；集成度不斷提升，資料交互邊界減少。

歷代晶片迭代，本質都是不斷壓縮運轉耗時：裝置層面時間跨度為皮秒至奈秒，晶片層面為奈秒至微秒，系統層面為微秒至秒。空間尺寸縮減，只是壓縮運轉時間的手段。

基於此核心邏輯，產業優化思維迎來全新變革，將時間確立為核心衡量指標。電晶體、電路、晶片、系統各層級均可定義特徵時間常數τ，並將縮減τ定為統一最佳化目標。幾何尺寸縮放僅成為降低時間損耗的手段之一。

本文將此準則定義為τ時間縮放，作為接替摩爾幾何縮放、引領半導體產業演進的全新底層理論。特徵時間常數滿足層級函數關係：

各層級時間常數由下層基礎耗時，疊加本級架構、通訊交互損耗共同構成。 τ的時間跨度覆蓋皮秒至秒，空間跨度涵蓋奈米至千米。各層級縮減τ的技術路徑各有側重：

電晶體層級：最佳化固有開關延遲，依托載流子遷移率提升、應力製程、高介電常數金屬閘極、環繞閘極架構改良，同時削減局部互聯寄生阻容參數；
電路層級：優化訊號傳輸阻容延遲，採用低阻導線、低介電介質材料，依托垂直整合縮短佈線長度；
晶片層級：降低運算與儲存存取延遲，透過架構設計、管線配置、儲存層級與片上互聯網絡實現最佳化；
系統層級：壓縮端對端資料傳輸與同步耗時，最佳化互連拓樸、通訊協定與組網架構。

由此可得出晶片代際迭代規律：下一代時間常數等於當前時間常數除以縮放係數。縮放係數依據應用場景區分：功耗受限的行動端設備年均縮放係數約1.3倍；高可靠性自動駕駛系統約1.5倍；算力直接決定經濟效益的人工智慧業務可達10倍。

τ指標能夠統籌全運算架構，頻率、延遲、頻寬、吞吐量等效能參數，本質皆由對應層級的τ決定。製程研發、電路設計、系統架構人員可基於統一指標協同優化，各層級獨立優化、事後計算時序損耗的發展模式就此終結。

三、邏輯折疊：行動端SoC技術實證

τ縮放技術首次規模化落地測試應用於行動端場景。智慧型手機SoC較為特殊，單顆晶片即可構成整套設備系統。設備無法多路插槽並行運算，也不存在數千節點互聯架構來抵銷鏈路延遲。整機所有性能輸出均依託單一晶片實現，功耗僅數瓦，同時也要受機身形態帶來的散熱條件約束。

2020年後，先進製程取得受限，產業面臨核心問題：製程製程不再迭代的前提下，如何持續實現單顆晶片代際性能升級？

邏輯折疊技術就此應運而生。

定義：邏輯折疊是遵循時間縮放原理，將數位電路、類比電路與儲存電路拆分排佈至縱向堆疊的多層主動晶片層，統籌優化晶片效能、功耗與面積的設計方案。

數位電路分為組合邏輯與時序邏輯兩類：組合邏輯指暫存器之間的布林運算電路，時序邏輯則是負責儲存狀態的觸發器。數位系統效能上限由相鄰觸發器間的關鍵路徑延遲決定，而延遲主要受線路寄生阻容參數與路徑閘電路數量影響。傳統設計將閘電路平鋪在同一平面，佈線依托上層金屬層完成；佈線長度越長，寄生阻容損耗越高，關鍵路徑運行速度就越慢。

邏輯折疊打破平面設計思路，把關鍵路徑的閘電路拆分排佈至兩層乃至更多縱向堆疊的有源晶片層，透過超細間距混合鍵合技術完成層間互聯。

從電路設計角度來看，多層晶片可視整合完整架構，裝置跨層分佈，效果等同於新增金屬佈線層。訊號走線長度大幅縮減，寄生阻容損耗顯著下降，時脈偏差得到最佳化，同一製程製程下晶片能夠實現更高主頻運轉。

想要充分發揮邏輯折疊的性能優勢，需將混合鍵結間距與頂層金屬間距的比值控制在較低水平，實操中建議低於3，比值越小綜合表現越好。目前頂層金屬間距約720奈米，對應混合鍵結間距需控制在2微米以內；理想狀態下二者比值趨近於1，可徹底消除鍵結界面的佈線冗餘損耗。

實現此鍵合間距，同時滿足小於0.5微米的套刻精度、孔徑與隔離區小於1.5微米、間距小於6微米的矽通孔規格，以及依托智能冗餘技術趨近滿良率的生產要求，產業鏈上下游歷經多年製程研發才得以達成。

2026款麒麟晶片實測取得多項實質成效：

電晶體密度在單一世代中從155MTr/mm²（百萬電晶體/平方毫米）階梯式提升至238MTr/mm²（電晶體密度計算公式為：

麒麟SoC設計的面積利用率為68%）－這種提升幅度，以往需要三年的幾何尺寸微縮才能實現。

SoC效能核心能效提升41%，最高主頻漲幅接近13%。
跨雙層搭建高速片上網路資料通路，通路佔用面積縮減55%，供電穩定性同步改善。
矽後時脈偏差優化方案獨立貢獻超5% 的晶片整體效能增幅。
靜態隨機記憶體關鍵路徑縮短，單一位元能耗降低，運作主頻提升超40%，儲存讀寫速度、能耗與面積指標全面最佳化。
主流運算核心採用雙層折疊架構，時脈緩衝器數量減少超五成，時脈偏差降低25%，佈線長度縮減約30%。

上述性能提升均在現有製程節點內完成，未採用全新光刻工藝，依靠三維空間重構邏輯電路佈局實現。

2026 年麒麟晶片搭載的邏輯摺疊技術採用保守落地方案：混合鍵結間距為1.5 微米，矽通孔接點僅相較頂層金屬層下移一層，摺疊技術僅針對性應用於核心關鍵路徑，未全晶片普及。即便如此，本年度CPU 效能核心主頻仍回升至3.1 吉赫茲。

未來十年，邏輯折疊將從局部關鍵路徑折疊，逐步升級為全局多層折疊，單封裝可堆疊三層、四層及更多主動晶片層。低溫混合鍵結技術可放寬多層散熱限制，矽通孔接點下移至第六金屬層，可釋放超三成高層佈線資源。

2026 至2035 年，電晶體密度可望突破每平方毫米4 億顆。邏輯折疊技術將助力麒麟晶片大幅拉高CPU 核心主頻，逐步邁向4 吉赫茲及更高頻段。該技術路線落地可行，商業化成本具備經濟優勢。

麒麟晶片性能核主頻迭代趨勢

邏輯摺疊核心參數

混合鍵結間距：小於2 微米，量產版1.5 微米，目標間距比值1:1
套刻精度：低於0.5 微米
矽通孔規格：關鍵尺寸、隔離區小於1.5 微米，間距小於6 微米
良率：智慧冗餘設計實現近乎滿良率
電晶體密度：單代漲幅55%
性能核能效、主頻：分別提升41%、13%
靜態儲存主頻：提升40% 以上
核心單元損耗指標：時脈緩衝器減半，偏差下降25%，佈線縮短30%

四、皮秒到微秒優化：人工智慧資料中心的τ 縮放應用

在行動端低功耗場景驗證技術可行性後，該準則同樣適用於超高功耗人工智慧訓練與推理場景。人工智慧集群由成千上萬顆晶片協同運算，十年間整體算力規模提升六個數量級，全鏈路貫徹τ 縮放思路，即可實現技術落地。

人工智慧系統發展具備兩大特徵：晶片集群規模持續擴張；系統能耗與成本主要消耗於資料傳輸，而非運算處理。大型算力叢集超八成能耗用於資料交互，七成以上成本投入儲存設備。由此可見，縮短晶片、機櫃、封裝內部的資料傳輸耗時，與優化運算耗時具有同等重要性。

AI 場景τ 時間縮放依托三大協同架構落地：統一匯流排（Unified Bus）、封裝近距光互連引擎（Hi-ONE）、封裝拓樸重構三維折疊（3D Folding）。

4.1 統一匯流排：以時間最佳化為核心的系統互聯架構

傳統多晶片加速系統層級協定繁雜，主機、機殼內部、機櫃之間採用不同通訊協議，協定轉換、資料快取、互動校驗不斷增加延遲，降低穩定性並推高成本。

統一匯流排架構摒棄多層協定體系，採用全域對等互聯協議，原生適配儲存存取邏輯。資料傳輸無需協定轉換，依托硬體維護資料一致性，取代傳統軟體訊息互動模式。實測遠端存取延遲從數十微秒壓縮至100 奈秒，核心通訊鏈路時間損耗縮減約500 倍，大規模機櫃集群可實現一體化協同運作。

4.2 高密度光電連網引擎：封裝級高速光互聯

通訊時延優化後，新瓶頸隨之顯現：單機櫃晶片密度提升導致功耗密度、可靠性觸達物理極限，傳統電互連SerDes 頻寬也逼近上限。單一AI 晶片400Gb/s 速率下，銅纜互連仍可靠可用；速率提升至Tb/s 級後，銅纜方案徹底不可行：SerDes 傳輸距離驟降、佈線體積臃腫、機櫃安裝難度劇增，散熱與供電裕量耗盡。

華為半導體提出高密度光互連節點引擎Hi-ONE ：封裝近距光互連模組單路頻寬達8Tb/s，與AI 晶片統一匯流排頻寬精準匹配。技術效益：SerDes 傳輸距離從約100 厘米壓縮至5 厘米，摒棄笨重銅纜；跨機櫃傳輸距離從不足1 米拓展至100 米，為吉瓦級超大規模資料中心高密度互連提供物理可行方案。

Hi-ONE 設計理念深度契合τ 縮放思想：放棄高訊號保真度專用數位訊號處理器（DSP），採用類比均衡增強驅動器+ 跨阻放大器線性架構；放寬位元誤碼率容忍度，由統一匯流排協定適配容錯機制。透過物理層與協定層跨層權衡，降低功耗、成本與整合複雜度，是τ 理論跨層協同最佳化的典型實踐。

4.3 N² 與N 的架構困局：三維折疊的必然性

AI 加速器無法止步於2.5D 扇出封裝，底層根源是幾何拓樸約束，直接決定2030 年後技術路線。

傳統2.5D AI 晶片架構：邏輯裸片居中，邊緣排布HBM 儲存堆疊、SerDes 互連連接口，外圍整合穩壓供電模組。所有儲存訊號、互連訊號、供電電流都必須經過晶片邊緣才能連接內部運算單元。

設裸片邊長為N：

運算能力與晶片面積成正比，規模為N² ；
記憶體頻寬、互連頻寬、供電能力依托邊緣扇出，規模僅N 。

二次成長的運算能力與線性成長的頻寬/ 供電能力差距持續拉大，形成扇出困局；即便邏輯製程持續迭代，也無法彌補拓樸架構的先天短板，電晶體級最佳化無法解決架構層級的物理約束。

三維折疊（3D Folding）破解這一困局：將原本局限於晶片邊緣的供電（背面供電+ 集成穩壓）、高速存儲（混合鍵合層疊集成）、光互連I/O（Hi-ONE 近距集成）遷移至芯片垂直表面資源。資源佈局從邊緣環繞升級至全域立體分佈，頻寬、光互連、供電能力同步升級為N²成長，與運算能力增速相符。封裝形態徹底重構：從邏輯晶片+ 邊緣週邊的平面結構，升級為邏輯、互連、儲存、供電協同縮放的垂直整合堆疊。

 AI 技術路線時間規劃

2030 年前：昇騰超集群（Ascend SuperPoD）依托芯粒、2.5D 扇出、微凸點/ 標準間距混合鍵合三維堆疊成熟技術迭代，代表產品2025 昇騰910C、2026 昇騰950、後續昇騰990；
2030 年左右：昇騰990 首次將邏輯折疊引入AI 加速器；
2030-2035 年：三維摺疊成為技術迭代核心載體，硬體整合度預計提升超100 倍；τ 優化全面分佈於全端各層級，不再侷限元件製程層面。

附：AI 系統級τ 縮放核心指標

統一匯流排遠端存取時延：數十微秒→100 奈秒，τ 縮減約500 倍
Hi-ONE 單模組頻寬：8Tb/s，搭配單晶片統一匯流排頻寬
Hi-ONE 傳輸距離：板內SerDes 100cm→5cm；跨機櫃1m→100m
扇出困局本質：運算能力N² 成長，邊緣頻寬/I/O/供電僅N線性成長
三維折疊價值：頻寬、光互連、供電從邊緣遷移至立體表面，恢復N²同步縮放
2026-2035展望：硬體整合度提升超100倍

五、邏輯與儲存：從相互分離走向深度融合

τ縮放準則也推動邏輯晶片與記憶體晶片產業格局改變。早期產業採用標準化匯流排，刻意區分處理器與記憶體，兩大產業各自獨立發展。

人工智慧時代打破分離模式，算力暴漲不斷觸及儲存頻寬、延遲、封裝技術上限。高頻寬記憶體、混合鍵結、三維堆疊儲存技術，都印證資料傳輸與運算同等關鍵，邏輯與記憶體晶片走向實體整合。產業話語權逐步傾斜到儲存、封裝企業。

技術融合已成必然趨勢，但產業利益分配模式尚未定型。未來硬體領域的優勝者，將實現邏輯與儲存技術深度整合，並建構長效共贏合作體系。 τ縮放直覺反映分層分離帶來的損耗，倒逼產業盡快解決結構性融合問題。

六、現存技術挑戰

τ縮放系統仍處於完善階段，多項關鍵難題有待攻克，同時也針對全產業尋求技術協作。

EDA工具鏈與設計方法論：現有EDA工具面向平面設計時代開發，面積、時序、功耗獨立最佳化，系統τ為被動結果。全規模邏輯折疊要求工具鏈將多層堆疊裸片視為單一連續設計單元，支援單元級跨層劃分、全局統一成本函數佈局佈線、層間時序收斂；需兼顧垂直互連寄生參數、禁避區佔用、晶圓間製程偏差等傳統二維工具無法適配的場景。華為已自研初步工具鏈，方法論細節後續將公開發布；針對τ原生、多物理場、三維架構的開源EDA工具鏈，是未來十年最核心的基礎支撐投入。

晶圓間製程偏差：邏輯折疊可採用不同批次、甚至不同製程節點晶圓鍵結堆疊。晶圓間閾值電壓、驅動電流、互連RC參數偏差遠大於單晶圓內部偏差，且對時脈分佈、維持時序裕量衝擊顯著。需依托智慧冗餘、自適應補償、τ感知簽核流程建立完整解決方案。

垂直互聯損耗：混合鍵結、矽通孔（TSV）本身存在固有寄生電阻電容損耗，TSV禁避區會佔用標準單元佈局面積。邏輯折疊落地需滿足核心判據：τ收益（有效晶片面積+佈線長度縮減）>τ損耗（垂直互連RC寄生）當前移動關鍵路徑、存儲場景已跨過收益閾值；閾值邊界隨鍵合間距縮小持續優化，且適配不同業務負載差異化判定標準。

能耗約束： τ是時間維度準則，而非能耗準則。架構提速10倍若伴隨功耗飆升10倍，雖不違反τ縮放原理，但會超出電網供電承載上限。因此？

基準測試系統：產業現有效能基準（Linpack、MLPerf、SPEC）面向單一指標評估設計，無法適配τ縮放全端最佳化需求。亟需建構τ剖面基準體系，量化系統各層級主導時延與最佳化裕量，精準定位下一階段核心投入層級。

七、六年研發沉澱，展望十年發展

2020年5月至2026年5月，華為半導體面向移動、AI、汽車、工業、基礎設施領域，完成381款晶片量產落地，全產品矩陣驗證τ時間縮放理論成立：裝置電路層面，預計2031年晶體管密度突破每平方毫米4億顆；晶片，固定製程下靠邏輯折疊持續提升主頻、能效與整合度；系統層面，通訊延遲實現微秒到奈秒級跨越，大型算力集群達成一體化協同；產業展望方面，2029年晶片主頻衝擊4吉赫茲，三至五年內移動端晶片能效翻倍，2035年人工智慧硬體整合度成長百倍。

相較於產品迭代，τ縮放帶來的方法論革新意義更為深遠。這是登納德定律之後，首個統一全運算架構最佳化目標的準則，讓製程、電路、架構、軟體團隊圍繞同一指標協同升級。同時產業競爭邏輯轉變，不必單純追逐頂尖光刻流程，封裝、儲存頻寬、連網架構成為核心競爭力。

長期以摩爾尺寸縮減等同於技術進步的產業認知，迎來重大轉變。幾何縮放時代已然落幕，依托多層架構時間優化實現效能躍升成為新方向。未來六至十年，以τ縮放為核心發展目標的企業與生態，將主導下一代運算產業格局。

產業發展前路充滿挑戰，但演進方向清晰明確。各類技術難題無法依賴單一企業攻克，設計工具、業界標準、裝置物理、商業模式均需全行業攜手共建。本文既是技術實務總結，也誠摯邀請業界同仁共同探索前進。

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