브로드컴과 마벨, AI 데이터센터의 기반 서사를 장악하다

브로드컴 Broadcom과 마벨 Marvell은 커스텀 ASIC 트랙의 양대 과점 기업입니다.

커스텀 ASIC은 반도체 분야에서 가장 빠르게 성장하는 트랙 중 하나입니다. 이 트랙이 왜 중요한지, 그리고 제가 이 내용을 통해 전하고 싶은 핵심은 다음과 같습니다.

28nm(나노미터) 공정 노드 이후 무어의 법칙이 점차 한계에 도달했습니다. 즉, 칩 면적이 줄어든다고 해서 더 높은 트랜지스터 밀도로 인한 연산력 향상, 더 낮은 전력 소비, 더 빠른 0과 1 전환 속도의 연산 성능을 얻을 수 없게 되었습니다.

현재 3nm와 2nm에 이르러서는 단일 웨이퍼의 설계 및 테이프아웃 비용이 5억 달러를 돌파했으며, 업계 전체의 경제 구조는 필연적으로 재편될 수밖에 없습니다.

어떻게 재편될까요?

만약 여러분이 Google이라면, 매년 TPU 관련 훈련과 추론에 500억 달러 이상의 전력 및 감가상각 비용을 지출하고 있을 겁니다. 그렇다면 추론 토큰 비용을 30% 절감할 수 있는 커스텀 칩이 있다면, 절약되는 금액은 결코 작지 않을 것입니다.

지난 5년 동안 하이퍼스케일러(초대형 클라우드 서비스 기업)의 자본 지출(CapEx)은 자체 칩 개발로 점점 더 많이 흘러갔고, Nvidia의 기성 GPU로 향하는 한계 달러 증가율은 점차 둔화되었습니다. Google TPU v7, AWS Trainium 2 및 Trainium 3, Microsoft Maia 100 및 Maia 200, Meta MTIA, 그리고 Apple이 2026년 공식 확정한 자체 AI 서버 칩까지 등장했습니다.

전 세계적으로 하이퍼스케일러 수준의 ASIC 공동 설계 작업을 수행할 수 있는 회사는 사실상 브로드컴과 마벨, 단 두 곳뿐입니다. Tom's Hardware의 공급망 조사에 따르면, 이 두 회사는 하이퍼스케일러용 커스텀 AI 가속기 공동 설계 시장의 약 95%를 점유하고 있습니다.

95% 집중도가 의미하는 바는, 향후 5년에서 10년 동안 모든 하이퍼스케일러가 투입하는 AI 자본 지출 중에서, 자체 개발 XPU가 탄생하는 과정은 거의 반드시 이 두 회사 중 한 곳의 손을 거쳐야 한다는 점입니다.

커스텀 ASIC의 부상은 비즈니스 스토리가 아니라, 물리적 한계가 끝난 후 불가피하게 도래한 경제학적 재구성입니다.

높은 고객 집중도

첫째, 커스텀 ASIC 고객은 상위 하이퍼스케일러에게 극도로 집중되어 있습니다.

1974년 데너드가 IBM 연구소에서 제시한 스케일링 법칙은 칩의 부피가 작아지면서 성능을 높이고 전력은 유지할 수 있다는 사실을 발견했습니다.

그러나 90nm 노드에 이르러 물리적 상수로 인한 심각한 누설 전류 문제로 전압을 비례적으로 더 이상 낮출 수 없게 되면서 전력 밀도가 급등했습니다. 이것이 2005년 전후로 CPU 클럭 속도 증가가 멈춘 물리적 원인이자, 이후 멀티코어 아키텍처가 부상한 출발점입니다.

28nm부터는 트랜지스터당 비용이 더 이상 하락하지 않고 오히려 상승하기 시작했으며, 이로 인해 칩의 제조 및 설계 비용이 급격히 증가했습니다.

현재 3nm 테이프아웃 비용은 무려 5억 달러에 달하고, 2nm는 10억 달러에 육박합니다. 이처럼 극도로 높은 고정 비용은 매년 수백만 개의 칩을 소비하는 상위 데이터센터 대기업만이 막대한 출하량을 통해 비용을 분산할 수 있음을 의미합니다.

TSMC와 업계 로드맵에 따르면, 2030년 전후로 공정이 A10, 즉 1nm 노드에 도달할 것으로 예상되며, 트랜지스터의 물리적 스케일링이 종착점에 다다를 것입니다. 이후 연산력 향상은 전적으로 패키징, 인터커넥트, 아키텍처 혁신에 의존하게 될 것이며, 이는 커스텀 ASIC 양대 과점 기업에게 향후 10년간 가장 큰 구조적 기회입니다.

무어의 법칙 실효, 자본 구조를 바꾸다

둘째, 무어의 법칙 실효가 자본 구조를 바꿨습니다. 과거 TSMC N5에서 N3 공정으로 이동할 때는 트랜지스터 밀도가 1.6배 증가하고 웨이퍼 비용은 18%만 증가하여 트랜지스터당 비용이 25% 감소했습니다.

그러나 현재 N3에서 N2로 발전하는 단계에서는 밀도가 1.15배 증가하는 데 그친 반면, 웨이퍼 비용은 공정 복잡성으로 인해 50% 폭등하여 트랜지스터당 비용이 오히려 30% 상승했습니다.

따라서 직관과 반대되는 현상이 나타납니다. 선단 공정이 더 이상 칩을 저렴하게 만들지 못하며, 오히려 더 비싼 트랜지스터를 사용하여 최상위 노드로만 완수할 수 있는 절대적인 연산 작업을 수행해야 합니다.

비용에 민감한 스마트워치 등 저가형 SoC는 여전히 N16/N7 등 구형 노드를 고수할 것이며, 연산력에 대한 강성 수요가 있고 높은 프리미엄을 감당할 수 있는 최상위 AI 가속기는 반드시 N3, 나아가 N2를 사용해야 합니다.

브로드컴이 Google을 위해 설계한 TPU v6e Trillium은 N3 노드, TPU v7 Ironwood는 N3이며, 차세대 TPU는 N2로 전환됩니다.

Meta를 위해 설계한 MTIA T-V1은 N5 노드, MTIA T-V2는 N3로 업그레이드됩니다.

OpenAI를 위해 설계한 첫 번째 자체 추론 칩은 N3에서 확정되었으며, 2세대는 곧바로 N2로 뛰어넘습니다.

Apple을 위해 설계한 서버 AI 칩은 N2에서 바로 시작됩니다.

마벨이 AWS를 위해 설계한 Trainium 2는 N5 노드, Trainium 3는 N3로 업그레이드됩니다. MRVL이 Microsoft를 위해 설계한 Maia 100은 N5 노드, Maia 200은 N3에 있습니다.

모든 하이퍼스케일러의 차세대 플래그십 XPU는 N3에서 시작하여 N2로 전환되는 윈도우 안에 있습니다.

이 윈도우는 대략 2026년부터 2028년까지를 아우르며, 이는 브로드컴이 FY27 AI 매출 가이던스를 1000억 달러 이상으로 상향 조정한 구간과 정확히 일치하고, 마벨의 데이터센터 매출이 FY27 약 80억 달러에서 FY29 약 200억 달러로 근접하는 암묵적 경로와도 일치합니다.

백사이드 파워 및 High-NA EUV

향후 5년간 업계에는 백사이드 파워와 High-NA EUV라는 두 가지 중요한 기술 루트가 있습니다.

이 중 High-NA EUV는 ASML이 주도하는 차세대 리소그래피 기술로, AI 칩이 약 1.4nm 등가 수준으로 미세화되면 단위 면적당 트랜지스터 수를 2nm 대비 1.3배 이상 향상시킬 수 있어, 단일 칩 연산력의 추가적인 도약으로 이어집니다.

만약 도입이 지연되면 업계 전체는 더 과감한 패키징 솔루션과 시스템 레벨 아키텍처 혁신으로 조기에 전환해야만 연산력을 끌어올릴 수 있습니다.

High-NA EUV는 마스크 비용, 레지스트 시스템, 계측 도구 등을 모두 새로 적용해야 하기 때문에 12~18개월 지연될 가능성이 높습니다. 이는 브로드컴, 마벨의 칩 설계 측면에서, 그리고 TSMC에게는 긍정적인 요소입니다.

시스템 레벨 집적이 트랜지스터 스케일링을 대체하여 연산력 성장의 새로운 엔진이 되고 있습니다.

2010년 패키징 비용은 칩 총원가의 약 5%~8%였으나, 2020년에는 12%~15%로 상승했고, 2026년 플래그십 AI 가속기에서 패키징 비용 비중은 보편적으로 30%를 초과했으며, 일부 극단적인 설계는 40%에 육박합니다.

그 이유는 패키징이 칩 성능의 상한선과 공급 능력을 결정하는 핵심 병목 현상이 되고 있기 때문입니다.

먼저 개념을 이해해 보겠습니다. 실리콘 웨이퍼는 원자재이고, 베어 다이(die)는 반제품이며, 패키징 및 테스트를 거친 칩이 최종 완제품입니다.

첫째, 마스크 한계는 물리적 측면에서 단일 다이 면적을 약 858제곱밀리미터로 제한합니다. AI 칩은 단일 다이를 점점 더 크게 만드는 방식에서 다중 다이 접합 방식으로 전환하고 있습니다.

둘째는 메모리 월 문제로, 단일 칩이 수용할 수 있는 HBM 개수는 다이 변에 배치할 수 있는 HBM 인터페이스 개수에 의해 제한됩니다. 계속해서 대역폭을 높이려면 HBM을 물리적으로 로직 다이에 가까이 배치하고, 와이드 I/O 고속 인터페이스를 통해 직접 연결해야 합니다.

셋째는 인터커넥트 에너지 소비가 이미 컴퓨팅 에너지 소비 자체를 초과했기 때문에, 패키지 내부에서의 집적만이 유일하게 실현 가능한 엔지니어링 경로입니다.

따라서, 누가 선단 패키징을 장악하느냐에 따라 AI 가속기의 실제 출하 상한선이 결정됩니다. 그 답은 TSMC입니다.

CoWoS는 TSMC가 2011년에 출시한 2.5D 패키징 플랫폼으로, 기본 구조는 세 층입니다: 최하층은 유기 기판, 중간층은 실리콘 인터포저, 최상층은 로직 다이와 HBM 다이입니다.

CoWoS는 출시 초기 주로 고급 GPU와 FPGA를 서비스했으나, 2016년부터 주류 AI 가속기 시장에 진입하기 시작했고, 2022년부터는 하이퍼스케일러의 플래그십 XPU 표준 사양이 되었습니다.

지난 수십 년 동안, 공정이 선단화될수록 트랜지스터는 더 작아지고, 칩의 트랜지스터 수는 더 많아지며, 성능은 더 강력해지고 전력은 더 낮아졌습니다. 고객들은 지속적으로 선단 노드로 이동하려 했습니다. 이는 기술적 업그레이드일 뿐 아니라 경제적 업그레이드이기도 했기 때문입니다.

하지만 이제 3nm에서 2nm로 가는 과정에서 이 논리가 변화하기 시작했습니다. 바로 지금 우리가 겪고 있는 노드에서 말입니다.

즉, 앞서 언급한 무어의 법칙 실효가 자본 구조를 바꾼 것입니다.

선단 공정 비용 시스템의 첫 번째 층은 NRE(Non-Recurring Engineering Cost), 즉 비반복 엔지니어링 비용으로, 아키텍처 정의, IP 라이선스, RTL 설계, 검증, 물리 설계, 타이밍 클로저, 전력 최적화, 패키징 협업, 테스트 방안, EDA 툴 비용 등을 포함합니다.

두 번째 층은 테이프아웃 및 마스크 제작입니다. 노드가 선단화될수록 마스크는 더 복잡해지고, EUV 레이어 수가 늘어나며, 시행착오 비용이 높아집니다. 칩 설계를 마친 후 파운드리에 시험 생산을 맡기는 것이 바로 테이프아웃입니다. 테이프아웃 실패 시 손실은 막대하여, 6~9개월의 제품 출시 기회, 고객 배포 일정, TSMC 생산 능력 배치, HBM 구매 계획, 패키징 자원 스케줄 등이 포함됩니다.

세 번째 층은 웨이퍼 및 수율 비용입니다.

2nm 초기 양산 단계에서는 단일 다이 비용이 3nm보다 현저히 높을 수 있습니다.

따라서, 2nm는 업계의 분수령입니다.

하이퍼스케일러에게는 모든 토큰을 생성, 처리, 또는 이해하는 데 드는 통합 비용이 더 중요합니다.

동일한 전력 소비로 칩이 더 많은 추론을 실행할 수 있을까? 동일한 랙 안에서 칩이 더 높은 컴퓨팅 밀도를 제공할 수 있을까? 동일한 1달러의 전기 요금과 감가상각비로 더 많은 사용자 요청을 처리할 수 있을까? 백만 토큰당 추론 비용을 낮출 수 있을까? AI 제품의 매출총이익률을 높일 수 있을까?

工作 부하가 충분히 안정되고 출하량이 충분히 크기만 하면, 맞춤형 칩은 수명 주기 비용에서 범용 솔루션을 능가할 수 있다.

그래서 맞춤형 ASIC의 부상은 고객이 갑자기 자체 개발을 좋아해서가 아니라, 첨단 공정이 너무 비싸고 범용 GPU가 너무 비싸며, AI 추론과 훈련 규모가 너무 커졌기 때문이다.

브로드컴과 마벨의 가치는 복잡성 관리 능력이다

브로드컴과 마벨은 전체적인 복잡성 관리 능력을 제공한다. 기존 IP 라이브러리, SerDes, PHY, 인터커넥트, 패키징 협업, TSMC 공정 경험, 수율 램프업 경험, 양산 테스트 경험, 그리고 하이퍼스케일러와의 장기 협력으로 축적된 시스템 이해 능력이 여기에 해당한다.

다시 말해, 2nm 공정이 복잡해질수록 고객은 외부 협업 설계 파트너가 더 필요하다. 첨단 공정 비용이 높을수록 시행착오 비용이 높아지고, 이와 달리 브로드컴과 마벨의 가치는 오히려 더 커진다.

여기서 두 가지 개념을 도입해야 한다.

설계-공정 공동 최적화(DTCO, Design-Technology Co-Optimization). 칩 설계가 공정 개발 단계에서부터 표준 셀, SRAM, 설계 규칙, 전력 경로, 타이밍 모델의 공동 정의에 참여하는 것을 말한다.

시스템-공정 공동 최적화(STCO, System-Technology Co-Optimization). AI 칩 최적화는 로직 die, HBM, CoWoS, 기판, 광 인터커넥트, 랙 네트워크, 전력 및 냉각을 함께 고려해야 한다.

공정이 복잡해질수록 고객은 경험이 풍부한 외부 협업 설계 파트너가 더욱 필요하다. 이 두 개념은 AVGO와 MRVL의 해자가 왜 점점 깊어지는지를 설명해준다.

브로드컴과 마벨은 사실상 일종의 복잡성 보험을 판매한다. 고객이 지불하는 것은 단순한 설계 비용이 아니라, 프로젝트 실패 확률을 낮추고 양산 주기를 단축하며, 수율 확실성을 높이고, 공급망 조정 능력을 강화하는 프리미엄이다.

브로드컴의 강점은 시스템 완성도가 더 높다는 데 있다. ASIC 협업 설계 능력은 물론, 스위치 칩, SerDes, PHY, 이더넷, 패키징 경험, 그리고 더 큰 고객 기반을 갖추고 있다.

더욱 중요한 것은, 브로드컴은 소프트웨어 사업에서 나오는 강력한 현금 흐름을 보유하고 있어 자본 시장에서 AI 반도체 + 인프라 소프트웨어 현금흐름 복합 플랫폼에 가까운 모습으로 보인다.

마벨의 강점은 AI 데이터센터 사업이 더 순수하다는 점이다. 광 인터커넥트, DSP, PAM4, 데이터센터 네트워크 및 맞춤형 실리콘 프로젝트에서 차지하는 위치가 점점 중요해지고 있다.

마벨은 브로드컴처럼 다각화되지 않았고 VMware 같은 소프트웨어 현금 흐름의 뒷받침도 없지만, 바로 그 순수성 덕분에 일단 AWS, Microsoft 등 대형 고객 프로젝트가 순조롭게 물량을 늘리면 수익 탄력성이 더욱 두드러질 것이다.

이어지는 핵심 질문은,

AI 자본 지출이 범용 GPU에서 맞춤형 ASIC으로 분산되는 추세가 지속될 것인지 여부다. 지속된다면, 브로드컴과 마벨은 전통적인 의미의 칩 설계 서비스 제공업체가 아니라, 하이퍼스케일러의 자체 개발 연산 체계 내 핵심 인프라 공급업체가 된다.

그러나 2nm 비용이 지나치게 높아 고객이 마이그레이션을 늦춘다면, 브로드컴과 마벨의 수익 인식은 지연될 것이다. 만약 엔비디아가 반맞춤형 솔루션을 제공한다면, 브로드컴과 마벨의 장기 수익성도 재평가될 것이다.

엔비디아는 이미 마벨에 전략적 투자를 했다. 따라서 브로드컴은 정말로 엔비디아와 정면으로 맞서야 한다.

하이퍼스케일러의 자체 ASIC 개발 필요성

하이퍼스케일러가 자체 ASIC을 개발하는 것은, AI 워크로드가 충분히 크고 안정적이며 예측 가능할 때, AI 워크로드의 일부를 범용 GPU에서 맞춤형 ASIC으로 이전하고 더 낮은 단위 비용으로 자사 비즈니스를 서비스하기 위함이지, 엔비디아를 대체하기 위한 것이 아니다.

엔비디아 GPU의 장점은 범용성, 소프트웨어 생태계, 개발자 생태계, 그리고 최첨단 모델 훈련의 유연성에 있다. 새로운 모델, 알고리즘, 프레임워크, 연산자에게 GPU는 여전히 가장 안전하고 빠르며 범용적인 선택이다.

그러나 AI 서비스가 대규모 상용화 단계에 접어들면 비용 구조가 변하고, 추론이 훈련을 대신하여 주류를 차지한다.

대규모 추론, 추천, 광고 순위 매기기, 검색, 음성, 번역, 이미지 생성, 코드 완성 등의 AI 작업은 규모가 거대하고 패턴이 안정적이면 맞춤형화에 매우 적합하다.

구글은 가장 초기 실천자로서, 자체 개발 ASIC이 일회성 프로젝트가 아닌 장기적인 플랫폼이 될 수 있음을 가장 먼저 입증했다.

TPU는 생태계 내부 AI 작업을 위해 설계되었으며, 검색, 광고, 번역, 추천에서부터 Gemini와 구글 클라우드 AI에 이르기까지, TPU는 구글 AI의 가장 핵심적인 구성 요소 중 하나가 되었다.

구글은 브로드컴의 전형적인 고객으로, 장기 로드맵이 명확하고, 칩 세대가 안정적이며, 고급 인터커넥트와 시스템 협업에 대한 요구가 극히 높다.

AWS는 클라우드 인프라 제공업체이다. 따라서 AWS가 Trainium과 Inferentia를 만드는 것은 클라우드 고객에게 더 저렴하고, 더 통제 가능하며, 가성비가 더 높은 AI 연산 능력을 제공하기 위해서다.

마이크로소프트의 수요는 Azure OpenAI, GitHub Copilot, Microsoft 365 Copilot, Bing, Windows AI, 기업용 AI 서비스에 집중되어 있으며, Maia를 자체 개발하는 것은 비용 절감뿐만 아니라 인프라 선택권을 확보하고, AI를 더 통제 가능한 내부 칩으로 이전하여 장기 비용을 낮추고 공급망 탄력성을 높이기 위한 것이다.

메타의 MTIA 수요도 이와 유사하여, 추천 시스템, 광고 순위, 콘텐츠 배포, 소셜 그래프에 사용된다.

브로드컴 심층 분석 Broadcom $AVGO

브로드컴의 사업은 크게 네 가지 측면으로 구성된다.

맞춤형 AI 가속기
AI 데이터센터 내 스위치 칩, 이더넷, NIC, 패브릭
SerDes, PHY, CPO, 광 인터커넥트 등 고속 I/O 역량
VMware 인수 후 보유한 소프트웨어 사업

이것이 바로 브로드컴과 많은 AI 반도체 기업의 가장 큰 차이다. 많은 기업은 GPU, HBM, 광 모듈 중 하나의 계층만 보유하고 있다. 브로드컴의 사업은 AI 데이터센터의 여러 핵심 위치에 동시에 자리 잡고 있다.

브로드컴의 사업은 지속적인 인수합병, 통합, 비핵심 비용 절감, 고수익 제품군 유지, 현금 흐름 전환율 제고를 통해 형성된 매우 독특한 자본 배치 모델에 의존한다. 근본적인 논리는 매우 통일되어 있다.

무선 칩, 광대역 칩, 엔터프라이즈 스토리지, 네트워크 스위치, SerDes, ASIC, VMware 소프트웨어는 모두 고객 교체 비용이 높고, 설계 주기가 길며, 제품 수명 주기가 길고, 진입 장벽이 높으며, 매출총이익률과 현금 흐름의 질이 좋다는 공통된 특징을 지닌다.

따라서 브로드컴은 전통적인 의미의 혁신 주도형 반도체 회사가 아니라, 복잡한 제품군을 장기 현금 흐름 자산으로 전환하는 데 능숙한 복잡성 자산 운영 회사라고 할 수 있다.

하이퍼스케일러의 맞춤형 AI ASIC 역시 복잡성이 극히 높고 교체 비용이 극히 높으며 수명 주기가 극히 긴 사업이다. 고객이 일단 브로드컴과 AI 가속기 한 세대를 공동 개발하기로 결정하면, 양측 관계는 하나의 칩으로 끝나지 않는다.

게다가 ASIC은 모든 고객이 완전히 백지 상태에서 시작하는 것이 아니다. 고객이 필요로 하는 것은 서로 다른 AI 작업에 맞추는 것이다. 예를 들어 구글의 TPU, 메타의 MTIA, OpenAI의 추론 칩, 애플의 프라이빗 클라우드 AI 칩 등은 요구 사항이 모두 다르다.

그러나 브로드컴은 기반에서 SerDes, PHY, die-to-die 협업, 패키징 경험, 테스트 절차, 양산 방법을 재사용할 수 있다.

하이퍼스케일러 수준의 AI ASIC 하나에는 최소한 여섯 가지 유형의 핵심 모듈이 포함된다.

행렬 연산 어레이
온칩 SRAM 및 캐시 시스템
HBM
인터커넥트 모듈
SerDes / PHY
전력 관리 등 관련 모듈

SerDes는 극히 높은 데이터 전송률에서 신호 무결성, 전력 소비, 비트 오류율 및 신뢰성을 보장해야 한다. 이러한 기술 축적 주기는 보통 수년 단위로 계산되며, 단기간에 인력을 투입하여 빠르게 복제할 수 없다.

칩 간, 서버 간, 랙 간, 데이터센터 간의 데이터 전송은 전체 AI 데이터센터 클러스터의 활용률을 결정한다.

브로드컴은 이 분야에서 독점적 지위를 가지고 있다.

Tomahawk 시리즈 스위치 칩은 AI 데이터센터의 고속 백본 네트워크를 주도한다. Tomahawk 5는 단일 칩 처리량이 51.2 Tbps에 달하며, 초고대역폭 시나리오 전용으로 설계되었다.

Jericho 시리즈는 AI 훈련 중에 흔히 발생하는 '마이크로버스트' 트래픽 처리에 중점을 둔다. 하드웨어 레벨의 트래픽 제어 메커니즘을 통해 회로 로직상 버퍼 오버플로를 원천적으로 차단하고, 물리 계층의 무손실 전송을 실현하며, 소프트웨어 프로토콜에 의존한 사후 재전송을 하지 않는다.

현재 이더넷 경로의 AI 데이터센터 네트워크에서 브로드컴의 상용 스위치 칩이 절대적인 주도권을 차지하고 있다. 유일한 경쟁 구도를 형성하는 것은 엔비디아가 주도하는 InfiniBand 솔루션이지만, 업계 전체가 엔비디아 자체를 제외하고 이더넷 대체 경로를 강력히 추진하고 있다.

SerDes / PHY / 광 인터커넥트: 브로드컴의 기반 I/O 가격 결정력

스위치 칩은 AI 데이터센터 내부의 데이터 스케줄링 능력을 결정하고, SerDes, PHY, 광 인터커넥트는 데이터가 충분히 낮은 전력 소비, 충분히 높은 신뢰성, 충분히 큰 대역폭으로 더 큰 규모의 클러스터에서 안정적으로 이동할 수 있는지를 결정한다.

SerDes는 시리얼라이저/디시리얼라이저(serializer / deserializer)의 약자로, 칩 내부의 병렬 데이터를 고속 직렬 신호로 변환하여 전송하고, 다시 다른 쪽에서 변환하는 역할을 한다.

AI 클러스터가 커질수록 데이터 이동이 더욱 중요해진다. 칩을 넘어서는, 보드를 넘어서는, 스위치를 넘어서는, 랙을 넘어서는 통신마다 고속 I/O를 거쳐야 한다. 속도가 높을수록 신호 무결성, 전력 소비, 발열, 비트 오류율 모두 문제가 될 수밖에 없다.

이것이 바로 고급 SerDes가 아날로그 및 혼합 신호 설계에서 가장 어려운 분야 중 하나인 이유입니다. 고급 SerDes는 다년간의 제품 반복, 실리콘 검증, 고객 현장 디버깅, 패키징 협업 및 시스템 수준 문제 해결이 필요합니다.

Hyperscaler가 단순히 칩 하나만 만들려고 한다면, 선택할 수 있는 설계 서비스 업체는 많을 수 있다. 하지만 AI ASIC을 상호 연결 가능하고, 랙에 장착할 수 있으며, 세대 간 이어지는 반복 개발이 가능하고, HBM, CoWoS, 스위칭 네트워크, 광 상호 연결과 함께 최적화되는 시스템 제품으로 만들고자 한다면 선택지는 빠르게 좁아진다.

이것이 브로드컴의 두 번째 가격 결정력의 원천, 즉 기반 I/O IP의 규모 재사용 능력이다.

VMware: 소프트웨어 현금 흐름이 AI ASIC 밸류에이션에 영향을 미친다

VMware는 브로드컴의 AI 밸류에이션에 두 가지 중요한 역할을 한다.

현금 흐름 제공
기업 인프라 진입점 제공

VMware 인수 이후 브로드컴은 높은 총이익과 양질의 현금 흐름을 갖춘 인프라 소프트웨어 사업을 추가로 확보하게 되었고, 이는 비교적 안정적인 현금 흐름 버퍼 역할을 한다.

브로드컴을 AI 반도체 성장 + 인프라 소프트웨어 현금 흐름 복합 플랫폼으로 변모시킨 것이다.

이것이 VMware에 위험이 없다는 뜻은 아니다. 브로드컴의 VMware 인수에 대해 시장에서는 고객 이탈, 가격 인상 압력, 생태계 마찰에 관한 논의가 끊이지 않았다. 일부 기업은 VMware 의존도를 줄이려고 시도하고 있으며, 이는 VMware가 위험 없는 완벽한 현금 흐름이 아니라는 점을 보여준다.

하지만 Hock Tan의 자본 배분 논리에서 VMware 전략은 최대 고객 수를 추구하는 것이 아니라, 가치가 높은 기업 고객, 높은 이익률, 보다 집중된 제품 포트폴리오를 추구하는 것이다.

이는 브로드컴이 과거 CA, Symantec Enterprise를 통합했던 방식과 동일하다. 수익성이 낮은 사업은 축소하고 핵심 고객은 유지하며, 구독 비중을 높이고 이익률과 현금 전환율을 높이는 것이다.

상승 사이클에서는 ASIC과 데이터센터 사업이 성장 탄력성을 제공하고, 하락 사이클에서는 VMware가 현금 흐름 버퍼를 제공한다. 현금 흐름은 다시 배당, 자사주 매입, M&A 통합, 다음 AI 인프라 투자를 뒷받침할 수 있다.

Marvell 심층 분석 $MRVL

Marvell은 브로드컴 외에 가장 가치 있는 커스텀 실리콘 2위 공급업체일까, 아니면 AI 내러티브가 미리 과도하게 반영한 높은 변동성의 경기 민감주일까? 이것이 Marvell을 이해하는 핵심 질문이다.

Marvell과 브로드컴은 같은 종류의 회사가 아니다

Marvell을 단순히 ‘또 하나의 브로드컴’으로 설명해서는 안 된다.

브로드컴의 강점은 플랫폼화에 있다. ASIC, AI 데이터센터, SerDes/PHY, VMware 소프트웨어 현금 흐름, Hock Tan의 M&A 규율이 함께 밸류에이션 체계를 떠받친다.

Marvell의 이야기는 AI 데이터센터, 특히 ASIC, 광 상호 연결, DSP, 이더넷 스위칭, PCIe retimer, AEC DSP, 그리고 스케일업(scale-up), 스케일아웃(scale-out), 스케일어크로스(scale-across) 확장에 집중되어 있다.

따라서 $MRVL은 AI 데이터센터 인프라 베타주에 더 가깝다.

고객 프로젝트가 순조롭게 물량을 늘려간다면 매출 탄력성은 브로드컴보다 더 직접적일 것이다. 하지만 고객 일정이 지연되거나 광 상호 연결의 가격 압력이 커진다면 주가는 훨씬 더 민감하게 반응할 것이다.

Marvell의 포지셔닝: 스토리지·네트워크 칩 기업에서 AI 데이터센터 연결 플랫폼으로

10년 전 Marvell에 대한 시장 인식은 스토리지 컨트롤러, 엔터프라이즈 네트워크, 통신 인프라 칩 기업에 가까웠다.

Matt Murphy가 경영을 맡은 후, 회사는 전통적인 반도체 공급업체에서 데이터 인프라 반도체 기업으로 포지셔닝을 바꾸었다.

이 포지셔닝은 매우 중요하다. AI 데이터센터에는 GPU만 있는 것도, ASIC만 있는 것도 아니기 때문이다.

대규모 AI 클러스터 뒤에는 컴퓨팅, 메모리, 네트워크, 광 모듈, 스위치 칩, PCIe, retimer, DSP, CPO, NPO, DCI, 랙 내 상호 연결, 데이터센터 간 상호 연결 등 데이터 인프라 전체가 빠짐없이 필요하다.

데이터센터의 요구 사항은 칩 한 개의 연산 속도만이 아니라, 수만 개의 GPU 또는 XPU가 높은 가동률과 낮은 지연 시간, 낮은 패킷 손실을 가진 확장 가능한 시스템으로 묶일 수 있는지 여부다. 대규모 모델을 학습시킬 때는 수만 개의 GPU나 XPU가 파라미터와 그래디언트를 끊임없이 동기화해야 한다.

추론이 대규모로 상용화될 때는 시스템이 높은 동시 접속과 낮은 지연 상태에서 사용자 요청을 지속적으로 처리해야 한다.

에이전틱 AI 워크로드가 등장한 이후로는 문제가 더 복잡해진다. 컨텍스트는 길어지고, 툴 호출은 늘어나며, 여러 차례의 인터랙션이 증가하고, 모델은 더 이상 한 번 입력하고 한 번 출력하는 것이 아니라, 계속해서 읽고 호출하고 반환하며 다시 추론하게 된다.

이로 인해 데이터센터 내부와 데이터센터 간 상호 연결 부담은 더욱 커질 것이다.

따라서 Marvell의 기회는 데이터 이동의 핵심 지점에 자리 잡고 있다는 데 있다. 이 점은 Marvell과 Nvidia의 관계가 Nvidia AI 생태계의 중요한 전략적 보완재로 자리 잡고 있는 이유이기도 하다.

이것이 Marvell과 브로드컴의 첫 번째 차이다. 브로드컴은 AI 인프라 속의 복합 플랫폼에 가깝고, Marvell은 AI 데이터센터 속의 연결 플랫폼에 더 가깝다.

Marvell의 AI 매출은 단일 ASIC이 아니라 데이터센터 제품 포트폴리오이다

Marvell의 AI 사업은 네 개 층위로 나눌 수 있다.

ASIC, 즉 하이퍼스케일러를 위해 설계된 맞춤형 AI 가속기 혹은 관련 컴퓨트 칩.
ASIC attach, 즉 고객이 자체 개발한 XPU 주변에 필요한 연결, 제어, I/O, 보조 칩들.
Optics/DSP, 즉 800G, 1.6T 광 상호 연결에 사용되는 디지털 신호 프로세서, PAM4 DSP, coherent DSP, 드라이버, TIA 등.
Switching/Retimer/DCI, 즉 이더넷 스위치 칩, PCIe retimer, 액티브 케이블 DSP, 데이터센터 상호 연결 모듈 등.

Marvell은 FY2027 1분기 실적 발표에서 매출 전망 상향 조정의 배경으로 여러 AI 관련 제품을 명시했다. 800G 및 1.6T 스케일아웃 광 솔루션, 51.2T 이더넷 스케일아웃 스위치, NPO 및 CPO용 스케일업 광 솔루션, 스케일어크로스 데이터센터 상호 연결 모듈, 그리고 맞춤형 ASIC 및 ASIC attach 솔루션이다.

여기서 세 가지 개념을 짚고 넘어가야 한다.

Scale-up은 하나의 서버, 하나의 랙, 혹은 비교적 타이트한 시스템 내부에서 다수의 가속기를 연결해 단일 컴퓨트 도메인 안의 협업 효율을 높이는 것을 의미한다.
Scale-out은 더 많은 서버, 더 많은 랙, 더 많은 노드를 연결해 더 큰 규모의 AI 클러스터를 형성하는 것을 말한다.
Scale-across는 데이터센터 간, 리전 간, 클러스터 간 데이터 상호 연결을 의미한다.

이를 종합하면, Marvell의 주 사업은 XPU에서 광 상호 연결까지, 랙 내부에서 랙 간까지, 스케일업에서 스케일아웃, 스케일어크로스까지, AI 데이터센터의 데이터 이동 사슬에 최대한 많이 참여하는 것이다.

Marvell이 베팅하는 것은 AI 데이터센터의 병목이 단일 칩 연산 능력에서 데이터 이동 능력으로 확장되고 있다는 점이다. 이 흐름이 지속된다면 Marvell은 여러 분야에서 동시에 수혜를 입을 기회를 얻게 된다.

그러나 반대로 이 점은 Marvell의 밸류에이션 논란이 더 큰 이유를 설명하기도 한다.

ASIC은 물량을 늘려야 하고, 광 모듈은 업그레이드해야 하며, DSP는 가격 가치를 유지해야 하고, 스위치는 더 많은 AI 네트워크에 진입해야 하며, Retimer와 DCI는 데이터센터 확장에 맞춰 따라가야 한다. 어느 한 부분이라도 기대에 못 미치면 시장 가격 결정에 영향을 미치게 된다.

즉, Marvell이 AI 데이터센터의 데이터 이동 수요를 지속 성장하는 제품 포트폴리오 매출로 전환할 수 있느냐에 달려 있다. 그럴 수 있다면 Marvell은 평범한 네트워크 칩 회사가 아닌 AI 데이터센터 연결 플랫폼이 된다. 그럴 수 없다면, AI 내러티브가 미리 과도하게 반영한 높은 변동성의 경기 민감주로 시장에서 재평가될 것이다.

Celestial AI: Marvell이 사들인 것은 스케일업 광 상호 연결의 장기적 선택권이다

Celestial AI 인수는 반드시 집중적으로 다뤄야 할 사례다. 이 거래가 산 것은 단기 매출이 아니라, 차세대 AI 스케일업 시스템 내부 상호 연결에 대한 기술 티켓이다.

Marvell은 2026년 2월 Celestial AI 인수를 완료했다. Celestial AI의 핵심 자산은 Photonic Fabric 광 상호 연결 기술로, 차세대 AI 및 클라우드 데이터센터 아키텍처에서 고대역폭, 저전력, 고밀도 통합 연결을 지원하는 것을 목표로 한다.

단일 AI 시스템 내부의 XPU 개수가 점점 더 많아지고, HBM은 점점 더 비싸지며, 모델 병렬화와 전문가 병렬화가 갈수록 복잡해짐에 따라 노드 내부, 랙 내부의 고대역폭 저지연 상호 연결은 더욱 중요해질 것이다.

전통적인 전기 연결은 전력, 거리, 대역폭 밀도 측면에서 점점 더 많은 제약을 받게 된다. 광 상호 연결이 시스템 내부로 더 일찍 진입할 수 있다면, ASIC 클러스터의 아키텍처를 바꿀 가능성이 있다.

Marvell 측도 Celestial AI의 기술과 팀이 Marvell의 데이터센터로 편입되어 차세대 AI 시스템의 엔드투엔드 연결 역량을 강화하는 데 사용될 것이라고 분명히 밝혔다.

Marvell이 공시한 바에 따르면, Celestial AI의 초기 매출 기여는 FY2028 하반기부터 시작되며, FY2028 4분기에는 연간 5억 달러 규모에 도달할 것으로 예상된다. FY2029 4분기에는 연간 기준 10억 달러로 두 배 증가할 전망이다. 동시에 이번 인수로 인해 연간 약 5,000만 달러의 non-GAAP 운영 비용이 증가할 것으로 예상된다.

Nvidia의 Marvell 투자, ASIC을 경계 안으로 편입시키다

Nvidia는 당연히 하이퍼스케일러의 자체 개발 ASIC이 자사의 시스템 생태계를 완전히 우회하는 것을 원하지 않는다. 고객이 반드시 자체 개발해야 한다면, 자체 개발 ASIC이 Nvidia의 NVLink 등 생태계에 접속할 수 있도록 하는 것이 더 나은 선택이다.

AI 추론 규모가 확대되고, 내부 AI 워크로드가 안정화되며, 데이터센터 비용 부담이 커짐에 따라 고객들은 자체 ASIC 개발을 더욱 적극적으로 추진할 것입니다.

그래서 Nvidia는 NVLink Fusion을 출시해 서드파티가 일정 수준에서 Nvidia의 인터커넥트 생태계에 진입할 수 있도록 했습니다. 고객이 마벨이 제공하는 ASIC을 사용하더라도 Nvidia의 인터커넥트 기술을 함께 쓸 가능성이 여전히 열려 있습니다.

마벨이 노리는 가장 이상적인 포지션은 단순한 Nvidia의 부속 공급업체가 아니라, 여러 AI 시스템 경로에서 모두 필요로 하는 연결 계층 공급업체가 되는 것입니다.

그래서 이전까지 시장이 MRVL을 바라볼 때는 주로 브로드컴과 비교하며, 마벨이 브로드컴에 이은 두 번째 대형 ASIC 공급업체가 될 수 있을지에 초점을 맞췄습니다.

이제는 한 층 더 나아가, 마벨이 Nvidia 생태계와 하이퍼스케일러의 자체 개발 생태계 사이에 서서 양쪽 모두에게 필요한 연결 플랫폼이 될 수 있을지가 새로운 밸류에이션 논리로 추가되었습니다.

만약 그렇게 된다면, 시스템 연결 권한을 갖기 때문에 단순한 ASIC 설계 회사보다 더 큰 밸류에이션 여력을 확보할 수 있습니다.

브로드컴과 마벨의 비교 요약

브로드컴은 ASIC, 마벨은 광 인터커넥트. 다소 거친 결론입니다. 틀리진 않았지만, 너무 단순합니다.

브로드컴이 더 강한 위치는 스케일업/스케일아웃 이더넷 네트워크 구조, 그리고 스위치 칩, SerDes/PHY, NIC 및 네트워크 플랫폼입니다.

핵심 역량은 AI 데이터센터 안의 방대한 컴퓨팅 노드들을 고성능 네트워크로 연결해 확장 가능하고, 스케줄링 가능하며, 대량 생산이 가능한 시스템으로 만드는 것입니다. Tomahawk, Jericho, SerDes, PHY, NIC, CPO, 그리고 ASIC이 결합되어 AI 데이터센터에서 브로드컴의 시스템 레벨 제어점을 형성합니다.

그래서 AVGO의 포지션은 네트워크 스위치 패브릭 제어점에 더 가깝습니다.

대규모 AI 클러스터를 구축하려는 곳이라면 누구나 고성능 스위치 칩, 저전력 고속 I/O, 혼잡 제어, 이더넷 구조, 시스템 레벨 튜닝 능력을 필요로 합니다. 이것이 바로 브로드컴의 강점입니다.

마벨이 더 강한 위치는 DSP, PAM4, 코히어런트 광통신, ASIC 주변 ‘기웃거리기’, 데이터센터 인터커넥트, 실리콘 포토닉스, 그리고 NVLink Fusion 진입 이후의 세미 커스텀 스케일업 인터커넥트입니다.

핵심 역량은 브로드컴처럼 전체 네트워크 구조의 제어점을 장악하는 것이 아니라, AI 데이터 이동 체인 속에서 최대한 많은 핵심 연결 지점을 확보하는 것입니다.

그래서 마벨의 포지션은 데이터 교환 체인의 여러 부착점에 더 가깝습니다.

마벨이 모든 레이어에서 절대적인 지배자는 아니지만, ASIC 주변, 광모듈 내부, 데이터센터 인터커넥트, PCIe 리타이머, 액티브 케이블 DSP, 실리콘 포토닉스 인터커넥트, 스케일업 인터커넥트 등 여러环节에 참여하고 있습니다. 수익은 AI 데이터 흐름 과정에서 지속적으로 늘어나는 연결 칩 수요에서 더 많이 발생합니다.

게다가 하이퍼스케일러의 구매 철학은 일반적으로 단기적으로는 가장 강력한 솔루션을 구매하고, 중기적으로는 두 번째 공급업체를 육성하며, 장기적으로는 개방형 표준을 추진하고 워크로드별로 공급망을 분리하는 것입니다. 따라서 MRVL의 주가 폭발력이 상대적으로 더 강할 수 있습니다. 이것이 중요한 이유입니다.